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Verilog

Modellbildung Für Synthese Und Verifikation

Bernhard Hoppe
54,45 €
+ 108 points
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Description

Verilog ist die neben VHDL am weitesten verbreitete Hardware-Beschreibungssprache (HDL) für den Entwurf und die Beschreibung elektronischer Schaltkreise und Systeme. Gegenüber VHDL bietet Verilog vor allem den Vorteil der leichteren Erlernbarkeit, da es auf der im Ingenieurbereich weit verbreiteten Sprache C aufgebaut ist. Das Buch von Bernhard Hoppe vermittelt alle relevanten Grundlagen und Anwendungsmöglichkeiten von Verilog und ermöglicht so einen schnellen Einstieg und Überblick. Es ist konzipiert als Lehrbuch für Studierende der Elektrotechnik im Hauptstudium, eignet sich aber auch zum Selbststudium für Berufspraktiker und andere Interessierte. Jedes Kapitel enthält Übungsaufgaben mit Lösungen; dem Buch ist eine CD mit Powerpoint-Folien für den Unterricht, einer Laboranleitung mit Zugang zu der XILINX Studentenversion für den Simulator MODELSIM und Quellcodes beigelegt.

Spécifications

Parties prenantes

Auteur(s) :
Editeur:

Contenu

Nombre de pages :
302
Langue:
Allemand
Collection :

Caractéristiques

EAN:
9783486580044
Date de parution :
20-09-06
Format:
Livre relié
Format numérique:
Genaaid
Dimensions :
170 mm x 244 mm
Poids :
684 g

Les avis